ბოლო წლებში, კომპიუტერების, ციფრული ქსელებისა და სატელევიზიო ტექნოლოგიების სწრაფი განვითარებით, ხალხის მოთხოვნა მაღალი ხარისხის ტელევიზიის სურათებზე კვლავ იზრდება და ჩემი ქვეყნის რადიო და ტელევიზიის ინდუსტრიამ განიცადა სწრაფი განვითარება და სწრაფი განვითარება. ციფრული ტელევიზიის სატელიტური მაუწყებლობა, რომელიც ოთხი წლის წინ დაიწყო, ახლა უკვე საკმაოდ მასშტაბურია. ციფრული ვიდეოჩანაწერი, ციფრული სპეციალური ეფექტები, არაწრფივი რედაქტირების სისტემები, ვირტუალური სტუდიები, ციფრული მაუწყებლობის მანქანები, ქსელის მყარი დისკის მასივები და რობოტული ციფრული აღწარმოების სისტემები ზედიზედ შემოვიდა CCTV და პროვინციულ და მუნიციპალურ ტელევიზიებში. სტანდარტული მაღალი ხარისხის ციფრული ტელევიზია SDTV/HDTV ჩამოთვლილია როგორც მთავარი ეროვნული სამეცნიერო კვლევითი ინდუსტრიის პროექტი და საპილოტე მაუწყებლობა განხორციელდა რადიოსა და ტელევიზიის ცენტრალურ კოშკზე. ამჟამად, ჩემი ქვეყნის ციფრული სატელევიზიო პროგრამების წარმოება და ციფრული სატელევიზიო ხმელეთის მაუწყებლობა ინტენსიურად არის დაწინაურებული და "მეთერთმეტე ხუთწლიანი გეგმა" იქნება მოსამზადებელი პერიოდი ჩემი ქვეყნის ციფრული ტელევიზიის საერთო ცვლისთვის და გარდამავალი ეტაპის მნიშვნელოვანი ეტაპი. სამაუწყებლო და სატელევიზიო სისტემა ანალოგურიდან ციფრულამდე.
ეს დიზაინი შექმნილია იმისათვის, რომ გაუმკლავდეს ამ ტენდენციას და დააკმაყოფილოს ბაზრის უზარმაზარი მოთხოვნა მრავალარხიანი ASI/SDI ციფრული ვიდეო სიგნალის ოპტიკური გადამცემი აღჭურვილობისთვის. ეს არის ოპტიკური გადამცემი მოწყობილობა, რომელიც იყენებს დროის გაყოფის მულტიპლექსირების ტექნოლოგიას ოპტიკურ ბოჭკოში ერთდროულად ორი ASI/SDI ციფრული ვიდეო სიგნალის გადასაცემად. ამ დიზაინს შეუძლია მყარი საფუძველი ჩაუყაროს მომავალში უფრო მაღალი სიჩქარით ასინქრონული ციფრული სიგნალის ოპტიკური გადამცემი აღჭურვილობის განვითარებას.
1. სისტემის დანერგვის გეგმა
ASI/SDI სერიული სიგნალი იცვლება გათანაბრების სქემით და გარდაიქმნება დიფერენციალური სიგნალების ერთობლიობაში; შემდეგ სიგნალის საათი ამოღებულია საათის აღდგენის წრედის საშუალებით სიგნალის მომდევნო დეკოდირებისა და სინქრონიზაციისათვის გამოსაყენებლად; დეკოდირების მიკროსქემის გავლის შემდეგ, სერიული მაღალსიჩქარიანი სიგნალი გარდაიქმნება პარალელურად დაბალი სიჩქარის სიგნალად, რათა მოემზადოს შემდეგი ელექტრული მულტიპლექსირების პროცესისთვის; საბოლოოდ, ასინქრონული სიგნალი სინქრონიზებულია ადგილობრივ ელექტრული მულტიპლექსირების საათთან FIFO მიკროსქემის რეგულირების გზით, რითაც ხდება ადგილობრივი ელექტრული მულტიპლექსირების რეალიზება; შემდეგ ის გადადის მიმღების ბოლოში ოპტიკური მოდულის ელექტრული/ოპტიკური გარდაქმნის გზით. სიგნალის მიღების შემდეგ, მიმღების ბოლო გადის ინვერსიული კონვერტაციის სქემების რიგებში, რათა აღდგეს ორიგინალური ASI/SDI სერიული სიგნალი, რათა დასრულდეს გადაცემის მთელი პროცესი.
ამ დიზაინში ASI/SDI სიგნალების ელექტრული მულტიპლექსირების ტექნოლოგია არის მთელი ტექნიკური რგოლის გასაღები. იმის გამო, რომ პროექტში სიმძლავრის მულტიპლექსისთვის საჭირო ASI/SDI სიგნალის სიხშირე ძალიან მაღალია, სტანდარტული მაჩვენებელი აღწევს 270 მბიტ/წმ -ს და ეს არ არის სიგნალის ჰომოლოგიური მულტიპლექსირება, ძნელია და არაეკონომიკური იყოს სიგნალის პირდაპირ მულტიპლექსირება და მას სჭირდება პირველ რიგში აღდგეს. თითოეული სიგნალის საათი გარდაქმნის მაღალსიჩქარიან სერიულ სიგნალს დაბალსიჩქარიან პარალელურ სიგნალად და შემდეგ არეგულირებს თითოეული სიგნალის საათის ტემპს FIFO ჩიპური წრის საშუალებით, რათა მიაღწიოს სინქრონიზაციას ადგილობრივ საათთან, შემდეგ კი მულტიპლექსებს ორ ელექტრულ სიგნალს პროგრამირებადი ჩიპი და შემდეგ გააცნობიეროს დროის გაყოფის მულტიპლექსის გადაცემა. მხოლოდ სიგნალის დამუშავების ამ სერიის შემდეგ შეიძლება მიღებულ იქნას გლუვი დემულტიპლექსირების პროცესი, რომელიც ასევე არის დიზაინის მთავარი ტექნიკური პუნქტი.
გარდა ამისა, პრობლემაა ელექტრო მულტიპლექსირების ჩაკეტვაც. რაც უფრო მეტია სიგნალის არხი, მით უფრო მაღალია სიჩქარე, მით უფრო რთულია ჩაკეტვა და უფრო მაღალია ტექნიკური მოთხოვნები PCB დაფის განლაგებისათვის. ეს პრობლემა ძალიან კარგად შეიძლება მოგვარდეს სხვადასხვა მეთოდებით, როგორიცაა სხვადასხვა კომპონენტის გონივრული განთავსება და არეულობის მეცნიერული გაფილტვრა.
2. აპარატურის წრე
ამ დიზაინში მთავარი გამოყენება არის უახლესი მძლავრი და სტაბილური ციფრული ვიდეო ჩიპსეტი ეროვნული ნახევარგამტარისგან. დეკოდირების და სერიული/პარალელური კონვერტაციის ჩიპი არის CLC011; კოდირების და პარალელური/სერიული კონვერტაციის ჩიპი არის CLC020; საათის აღდგენის ჩიპი არის LMH0046; ადაპტირებული საკაბელო გათანაბრების ჩიპი არის CLC014; CPLD ჩიპი არის LC4256V LATTICE– დან; FIFO ჩიპი არის IDT72V2105 IDT– დან.
მიკროსქემის დამუშავების პროცესის გათანაბრების ნაწილი ნაჩვენებია ნახატზე 2. ნახაზი 2-დან ჩანს, რომ ერთჯერადი შესასვლელი ASI/SDI სერიული სიგნალი იცვლება გათანაბრებითი წრის გავლის შემდეგ და გარდაიქმნება დიფერენციალური სიგნალების ერთობლიობაში, რაც არის მზად შემდგომი საათის აღდგენის პროცესისთვის. გათანაბრების მიკროსქემის გავლის შემდეგ, სიგნალის ხარისხი მნიშვნელოვნად გაუმჯობესებულია და შეყვანის და გამომავალი სიგნალის ტალღების ფორმები შედარებულია, როგორც ნაჩვენებია სურათ 3 -ში.
სურათი 2 წრიული დამუშავების პროცესის ბალანსირებული ნაწილი
სურათი 3 ტალღოვანი ფორმა გათანაბრების სქემის შედარება
მიკროსქემის დამუშავების პროცესის საათის აღდგენის ნაწილი ნაჩვენებია ფიგურაში 4. მე -4 სურათიდან ჩანს, რომ ჩიპის მუშაობის რეჟიმი სწორად არის დაყენებული, 27 მ საათი ადგილობრივად არის გათვალისწინებული საათის აღდგენის ჩიპის გამოსაყენებლად, დაბალანსებული მაღალი სიჩქარის დიფერენციალური სიგნალი ჩადის ჩიპში, ხოლო სერიული სიგნალი აღდგება ჩიპის დამუშავების შემდეგ. საათის სიგნალს მასში იყენებენ მიკროსქემის შემდეგი დეკოდირების ნაწილი. ამავდროულად, ჩიპს ასევე შეუძლია საათის აღდგენა მაღალი რეზოლუციის სიგნალებისთვის.
ფიგურა 4 წრის დამუშავების პროცესის საათის აღდგენის ნაწილი
მიკროსქემის ნაწილის დეკოდირების პროცესი ნაჩვენებია ნახატ 5-ში. მე –5 სურათიდან ჩანს, რომ სერიული საათი და საათის აღდგენის ჩიპით აღდგენილი სერიული მონაცემები შეტანილია დეკოდირების ჩიპში, სერიული/პარალელური გარდაქმნის შემდეგ, 10 ბიტიანი გამოდის პარალელური მონაცემები და 27M პარალელური საათი, რათა მოვამზადოთ საათი შემდეგი FIFO მიკროსქემისთვის. სიგნალების დროის დიაგრამა თითოეულ სამუშაო რეჟიმში ნაჩვენებია ნახ. 6 -ში.
სურათი 5 სქემის დამუშავების პროცესის ნაწილის დეკოდირება
სურათი 6 თითოეული რეჟიმის სიგნალის დროის დიაგრამა
მიკროსქემის დამუშავების პროცესის FIFO ნაწილი ნაჩვენებია ნახატზე 7. მათ შორის, წაკითხული საათი იყენებს 27M პარალელურ საათს, რომელიც აღდგენილია კოდირების სქემით, ხოლო ჩაწერის საათი იყენებს ადგილობრივ 27M საათს. 10 ბიტიანი პარალელური სიგნალი, რომელიც გადის FIFO– ში სინქრონიზებულია ადგილობრივ საათთან კორექტირების გზით, რათა მოემზადოს CPLD– ში შემდგომი შეყვანისთვის ელექტრული მულტიპლექსირებისთვის. CPLD- ის ელექტრული მულტიპლექსირების პროცედურა შემდეგია, რომელთა შორის 2BP-S არის მულტიპლექსირების პროცედურა, ხოლო 2BS-P არის დემულტიპლექსირების პროცედურა.
ფიგურა 7 სქემის დამუშავების პროცესის FIFO ნაწილი
არქიტექტურის სქემა 2BP-S არის
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
სიგნალი N_25: std_logic;
სიგნალი N_12: std_logic;
სიგნალი N_13: std_logic;
სიგნალი N_15: std_logic;
სიგნალი N_16: std_logic;
სიგნალი N_17: std_logic;
სიგნალი N_21: std_logic;
სიგნალი N_22: std_logic;
სიგნალი N_23: std_logic;
სიგნალი N_24: std_logic;
დასაწყისი
I30: G_D პორტის რუკა (CLK => N_25, D => N_13, Q => N_22);
I29: G_D პორტის რუკა (CLK => N_25, D => N_16, Q => N_23);
I34: G_OUTPUT პორტის რუკა (I => N_22, O => Q0);
I33: G_OUTPUT პორტის რუკა (I => N_23, O => Q1);
I2: G_INPUT პორტის რუკა (I => CLK, O => N_25);
I7: G_INPUT პორტის რუკა (I => A, O => N_12);
I8: G_INPUT პორტის რუკა (I => LD, O => N_21);
I6: G_INPUT პორტის რუკა (I => B, O => N_15);
I12: G_2OR პორტის რუკა (A => N_17, B => N_24, Y => N_16);
I16: G_2AND1 პორტის რუკა (AN => N_21, B => N_22, Y => N_24);
I21: G_2AND პორტის რუკა (A => N_21, B => N_12, Y => N_13);
I20: G_2AND პორტის რუკა (A => N_21, B => N_15, Y => N_17);
დასრულება სქემატური;
არქიტექტურა სქემატიკა 2BS-P არის
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
სიგნალი N_5: std_logic;
სიგნალი N_1: std_logic;
სიგნალი N_3: std_logic;
სიგნალი N_4: std_logic;
დასაწყისი
I8: G_OUTPUT პორტის რუკა (I => N_4, O => Q0);
I1: G_OUTPUT პორტის რუკა (I => N_5, O => Q1);
I2: G_INPUT პორტის რუკა (I => CLK, O => N_3);
I3: G_INPUT პორტის რუკა (I => SIN, O => N_1);
I7: G_D პორტის რუკა (CLK => N_3, D => N_4, Q => N_5);
I4: G_D პორტის რუკა (CLK => N_3, D => N_1, Q => N_4);
დასრულება სქემატური;
მიკროსქემის დამუშავების პროცესის კოდირების ნაწილი ნაჩვენებია ფიგურაში 8. მონაცემების მიღების შემდეგ მიმღები ოპტიკური მოდული აღადგენს პარალელურ მონაცემებს და სინქრონულ საათს CPLD– ის დემულტიპლექსირების პროგრამის მეშვეობით და შემდეგ აღადგენს ორიგინალ მაღალსიჩქარიან სერიულ სიგნალს კოდირების ჩიპის სქემა, რომელიც საბოლოოდ გამოდის გადამცემი მოწყობილობის მიერ საკაბელო დრაივერის ჩიპის მართვის შემდეგ. დაასრულეთ გადაცემის მთელი პროცესი. მათ შორის, კოდირების წრიული ნაწილის სიგნალის თანმიმდევრობა ნაჩვენებია ფიგურაში 9.
ფიგურა 8 კოდირების ნაწილი სქემის დამუშავების პროცესში
ფიგურა 9 კოდირების სქემის სიგნალის დროის დიაგრამა
3. შემაჯამებელი შენიშვნები
CPLD– ზე დაფუძნებული ასინქრონული ASI/SDI სიგნალის ელექტრული მულტიპლექსური ოპტიკური გადამცემი აღჭურვილობის დიზაინი იყენებს უახლეს ASI/SDI სიგნალის ელექტრული მულტიპლექსირების/დემულტიპლექსირების ტექნოლოგიას, რომელსაც შეუძლია გააცნობიეროს ორი სიგნალის დროის გაყოფის მულტიპლექსირება, შეცვალოს წინა ტალღის გაყოფის მულტიპლექსირება ტექნოლოგია -მრავალარხიანი ასინქრონული სიგნალის გადაცემის რეჟიმი მნიშვნელოვნად დაზოგავს წარმოების ხარჯებს და კიდევ უფრო აუმჯობესებს პროდუქციის ბაზარზე კონკურენტუნარიანობას.
ჩვენი სხვა პროდუქტი:
